三次元集積化に向けたスケーラブルな積層構造シリコン量子ビットに関する研究
【研究キーワード】
シリコン量子ビット / 量子コンピュータ / シリコン量子ドット / 大規模集積回路 / 単電子トランジスタ / シリコンナノワイヤトランジスタ
【研究成果の概要】
本研究の目的は,シリコン量子ビットのスケーラブルな三次元集積化を目指して,積層構造の集積量子ビットを提案し,試作・実測を通してその概念を実証することである.本研究では,三次元に拡張可能な構造として上下に量子ビットを積む積層量子ビットを提案する.シリコン積層構造集積量子ビットの作製プロセスでキーとなるプロセスは,電子ビーム露光およびドライエッチングによる微細ナノワイヤチャネル・微細ゲート電極作製プロセス,およびSi/SiGe積層膜による上下にチャネルを複数作製するプロセスである.昨年度は,前者の微細ナノワイヤチャネル・微細ゲート構造作製プロセスをHSQという高解像度の電子ビーム露光レジストを用いて立ちあげた.ところが,このプロセスはレジスト現像後のプロセスマージンがやや不足していることがわかり,より高度な積層量子ビット作製プロセスに適用することは難しいと判断した.そこで本年度は,電子ビーム露光レジストをma-N2400と呼ばれるレジストに変更し,よりフレキシブルな微細ゲート構造作製プロセスの確立を目指した.その結果,HSQを用いた従来プロセスと比較して解像度は問題なく,またプロセスマージンを保ったままプロセス簡略化も実現できることがわかり,ピッチ100nm以下という極微細複数ゲート電極パターンを作製することに成功した.本年度開発した微細ゲート構造作製プロセスを積層量子ビット作製プロセスに適用することに決定した.
【研究代表者】
【研究種目】基盤研究(A)
【研究期間】2019-04-01 - 2023-03-31
【配分額】45,110千円 (直接経費: 34,700千円、間接経費: 10,410千円)